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verilog模块中怎么确定选择组合逻辑输出还是选择时序逻辑输出?

发布时间:2019-06-27 06:27 来源:未知 编辑:admin

  verilog模块中,怎么确定选择组合逻辑输出,还是选择时序逻辑输出?如1个16位加法器

  verilog模块中,怎么确定选择组合逻辑输出,还是选择时序逻辑输出?如1个16位加法器

  如一个16bit的加法器,是选择assignc=a+b直接输出呢,还是通过时序将a+b的结果先存到寄存器中,然后再输出;类似的问题,在一些存算法功能模块中,如何选择组合与时序逻辑。工艺?时钟...

  如一个16bit的加法器,是选择 assign c = a + b直接输出呢,还是通过时序将a+b的结果先存到寄存器中,然后再输出;

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  看你自己的硬件还是软件~大部分应用到实际的电路都是带有时钟的~所以更多情况下写verilog程序的人都会不约而同的用了时序逻辑,除非是像我们学生考试要求或者部分地方要求,才会用到组合逻辑,以上说法是为了让你通俗易懂~其实吧~最精确的~是~看你硬件选择,当你的程序设计中含有组合逻辑较多的就要用CPLD芯片~或者你用CPLD芯片时通常用于组合逻辑比较多的地方,放过来如果时序逻辑较多的就要用FPGA的芯片~反过来亦然~明白不~?还有=和=这两个的区别也伴随这个而来~

  展开全部大多数教科书都推荐模块之间的数据传递要寄存器化,意思就是assign c = a + b;之后再让c接一级的寄存器。但在我看来你首先要和别人沟通好,因为延迟1级了,很多其他控制单元也好响应的进行延时。这是个模块化规范的问题。很多FPGA综合综合工具在看到时序不满足时,自动会插入寄存器的。

  一般来说,你维护一个大型模块供别人调用的,都要寄存器化。但有一种情况不需要,比如address[31:0]配上一个valid信号的。但是你一定要在模块文档中说明。

  因为你的模块不可能简单到就用组合逻辑就能实现你的要求,肯定要用到时序逻辑

  所以嘛,时序逻辑是以寄存器为基本单元的,所以要放到寄存器里面,而且加一级寄存器还可能减少延时

  展开全部这个有时序要求的。如果满足了,无所谓了。如果不满足,就不是加寄存器可以解决的了。

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