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有关verilog 组合逻辑实现条件选择的问题

发布时间:2019-07-04 03:08 来源:未知 编辑:admin

  在全组合,不含寄存器不含时钟信号的情况下,能否完成类似case结构的条件选择功能?比如我有一个wire[3:0]data_out,它将根据wire[3:0]select的不同取不一样的值,可是如果我写:alwa...

  在全组合,不含寄存器不含时钟信号的情况下,能否完成类似case结构的条件选择功能?比如我有一个wire[3:0]data_out,它将根据wire [3:0]select的不同取不一样的值,可是如果我写:

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  语法规定always语句块里面的数据类型必须是reg型,定义成reg型综合出来的不一定就是寄存器的,你的例子里面case不要留多余的状态,最好加上default,这样不需要保存数据就不会综合出寄存器。

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