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verilog中always块里面实现组合逻辑时输出端口为什么不能用wire

发布时间:2019-06-16 22:26 来源:未知 编辑:admin

  verilog中always块里面实现组合逻辑时,输出端口为什么不能用wire?

  verilog中always块里面实现组合逻辑时,输出端口为什么不能用wire?

  verilog中always块里面的输出端口是不是一定要用reg?always块也可以实现组合逻辑吧,组合逻辑的输出不应该是wire吗?但是always块中输出端口没用reg,编译不能通过,这是为什么呢?...

  verilog中always块里面的输出端口是不是一定要用reg?always块也可以实现组合逻辑吧,组合逻辑的输出不应该是wire吗?但是always块中输出端口没用reg,编译不能通过,这是为什么呢?

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  展开全部可以这么理解(假设哈): 早期的verilog规定always只用于沿触发的时序电路, 所以其内的赋值都得是REG型. 后期对always进行了适当拓展可以电平触发甚至不触发, 以便综合成组合电路. 原always体内定义成REG型的要求保持不变, 但综合后若DFF没有CLK可被吸收掉.

  反正就是个语法规定, 掌握规律即可. 而且这样规定我觉得很好啊, 比VHDL方便. VHDL的数据类型太多了.

  展开全部这就是verilog的语法,凡是always块内输出,都要定义成reg型的。

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