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Verilog组合逻辑设计问题

发布时间:2019-06-16 22:28 来源:未知 编辑:admin

  前面的那个c=0是用来干什么的,为什么还要写这句话,组合逻辑不是赋值后立即改变了吗?那c=0理解上等于没用啊??

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  always @(a or b)由于是组合逻辑,括号里面不需要时钟信号,a or b 表示只要a b任一个状态改变,都执行块中语句,符合组合逻辑描述;

  不要在同一过程块中对同一变量进行两次赋值;更多追问追答追问你说的没错,但我想知道的是:c=0在这个逻辑里有什么用?最终c的值还是等于1.

  ...追答你说的是(TESTBENCH)仿真写的测试平台吧,仿真是有先后顺序的,但这是不可综合的,反正我没见过写电路中有这样描述的。追问无解。。。。不知道设计中为什么要加这句。。。。

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